Trung tâm đào tạo thiết kế vi mạch Semicon


  • ĐĂNG KÝ TÀI KHOẢN ĐỂ TRUY CẬP NHIỀU TÀI LIỆU HƠN!
  • Đăng ký
    *
    *
    *
    *
    *
    Fields marked with an asterisk (*) are required.
semi1_solvingproblems.jpg

Thế giới ASIC

ASIC DESIGN

The term Asic stands for Application Specific Integrated Circuit. Is an integrated circuit (IC) customized for a particular use, rather than intended for general-purpose use. Generally an ASIC design will be undertaken for a product that will have a large production run,

Lần cập nhật cuối ( Thứ bảy, 14 Tháng 8 2021 13:31 ) Đọc thêm...
 

Defining the future of MBSE: SysML v2

First-generation Model-Based Systems Engineering (MBSE) tools have simply not kept up with the complexity of today’s products to define and share product data across large value chains. As a result, many projects suffer from cost overruns and delays. 

Lần cập nhật cuối ( Thứ năm, 12 Tháng 8 2021 22:02 ) Đọc thêm...
 

SystemVerilog Class Variables and Objects

Introduction

How can you visualize the relationship between classes and objects in SystemVerilog? This is the first post in a series on Object-Oriented Programming in SystemVerilog and UVM.

Lần cập nhật cuối ( Thứ năm, 12 Tháng 8 2021 22:02 ) Đọc thêm...
 

Verification Class Categories

Introduction

What can you describe with Object-Oriented Programming? When I learned OOP, we had cute classes like animals, cars, and houses.

Lần cập nhật cuối ( Thứ năm, 12 Tháng 8 2021 22:02 ) Đọc thêm...
 

Quick Reference: SystemVerilog Data Types

Friends, In this post I thought to present a quick reference for SystemVerilog (SV) Data Types which are the key elements in the foundation of any UVM based Verification Environment.

Lần cập nhật cuối ( Thứ tư, 11 Tháng 8 2021 12:58 ) Đọc thêm...
 

UVM Configuration Object Concept

What is a Configuration Object in UVM & What is its utility..??

We heard about Configuration Object and its usage/requirement in many places inside an UVM based Verification Environment.

Lần cập nhật cuối ( Chủ nhật, 08 Tháng 8 2021 13:18 ) Đọc thêm...
 

UVM Brief Dictionary - từ điển về UVM

Friends, since we already know that UVM is a fairly large Functional Verification Methdology & it involves many different concepts which I’m trying to cover one after another.

Lần cập nhật cuối ( Chủ nhật, 08 Tháng 8 2021 13:07 ) Đọc thêm...
 

Debugging UVM Environment

We know that UVM is a fairly complex Verification Environment since many things happens inside of the Environment on the fly and signal level details involved are limited to the Interface/Virtual Interface level. Component hierarchy is created, Virtual Interface and Configuration Objects are passed from the Test to the Driver,

Lần cập nhật cuối ( Chủ nhật, 08 Tháng 8 2021 12:58 ) Đọc thêm...
 

Advantages of using Assertions

Hi Friends, This time I decided to write about Assertions. I personally feels Assertions are very handy and highly useful asset when we talk about Functional Verification i.e. finding the bugs in the given RTL design & ensuring Verification completeness.

Lần cập nhật cuối ( Thứ bảy, 07 Tháng 8 2021 14:12 ) Đọc thêm...
 

SystemVerilog Polymorphism

We discussed in the previous post i.e. “SystemVerilog Inheritance” about Up-Casting & Down-Casting. But the question is – Why do we want to downcast an Object which is hold by a Base Class variable? That’s where SystemVerilog Polymorphism comes into play.

Lần cập nhật cuối ( Thứ năm, 05 Tháng 8 2021 14:11 ) Đọc thêm...
 

Advantages of using Assertions

This time I decided to write about Assertions. I personally feels Assertions are very handy and highly useful asset when we talk about Functional Verification i.e. finding the bugs in the given RTL design & ensuring Verification completeness. 

Lần cập nhật cuối ( Thứ năm, 05 Tháng 8 2021 14:06 ) Đọc thêm...
 

SystemVerilog Parameterized Classes

A Parameter is a kind of a constant that represents a value change or a data type. The compiler evaluates Parameter expression as part of its elaboration and code generation phases before the Simulation starts. So we can use the Parameter as part of the declaration of another type or use a Parameter value in lets say range of an array declaration.

Đọc thêm...
 

UVM Analysis Components

Any type of Testbench typically requires following two sections to verify a targeted DUT:Stimulus Generation

Analysis of the Design Response

Lần cập nhật cuối ( Thứ ba, 03 Tháng 8 2021 14:48 ) Đọc thêm...
 

Wait for Interface Signals in UVM

In normal scenarios the synchronization of hardware events, like clocks, resets, error signals, interrupts etc., primarily takes place inside the UVM Driver & Monitors for an UVM Testbench.

Lần cập nhật cuối ( Chủ nhật, 01 Tháng 8 2021 19:24 ) Đọc thêm...
 

SystemVerilog Data Hiding

Many times we might use the Base Classes or Base Class library provided by other teams or third party sources. We’ve seen how to access the Class Properties and Methods i.e. “Class Members” in SystemVerilog using the Class Handles. By default, These Class Members are Public in nature. It means these Class

Lần cập nhật cuối ( Chủ nhật, 01 Tháng 8 2021 19:14 ) Đọc thêm...
 

SystemVerilog OOP – Part 2

Hii!  Welcome to SystemVerilog OOP – Part 2. I hope you’ve already gone through SystemVerilog OOP – Part 1, where we touched base with different key concepts in OOP like Encapsulation, Inheritance, Data Hiding, Parametrizaton & Polymorphism.

Lần cập nhật cuối ( Thứ bảy, 31 Tháng 7 2021 19:15 ) Đọc thêm...
 
Trang 7 của 109

Các bài viết mới nhất

CÁC BÀI VIẾT LIÊN QUAN

Các bài viết xem nhiều nhất