Trung tâm đào tạo thiết kế vi mạch Semicon


  • ĐĂNG KÝ TÀI KHOẢN ĐỂ TRUY CẬP NHIỀU TÀI LIỆU HƠN!
  • Đăng ký
    *
    *
    *
    *
    *
    Fields marked with an asterisk (*) are required.
semi4_volunteering.jpg

Thế giới ASIC

ADVANTAGES OF UVM OVER SV

UVM is a standard verification methodology which is getting standardized as IEEE 1800.12 standard. UVM consists of a defined methodology in terms of architecting testbenches and test cases, and also comes with a library of classes that helps in building efficient constrained random testbenches easily.

Lần cập nhật cuối ( Chủ nhật, 19 Tháng 9 2021 16:10 ) Đọc thêm...
 

HOW TO TERMINATE UVM TEST? (UVM OBJECTIONS)

As we know that in Traditional Directed Testbenches, we used to terminate a Test by calling a Verilog System Task i.e. $finish after the required steps like reset, configuration, data transfer and self-checking are completed.

Lần cập nhật cuối ( Chủ nhật, 19 Tháng 9 2021 16:08 ) Đọc thêm...
 

WEIGHTED DISTRIBUTION IN SYSTEM VERILOG

In constraint random verification, it may take a long time for a particular corner case to be generated which scenario we never thought. Sometimes even after running test-case regression for N number of time corner case may not be generated and you may see holes in functional coverage.

Lần cập nhật cuối ( Chủ nhật, 19 Tháng 9 2021 16:05 ) Đọc thêm...
 

RANDCASE VS RANDSEQUENCE IN SYSTEMVERILOG

Randcase: Randcase is a case statement that randomly selects one of its branches just like a case statement in Verilog but here as its randcase so it will pick statements randomly. Randcase can be used in class or modules.

Lần cập nhật cuối ( Thứ bảy, 18 Tháng 9 2021 13:45 ) Đọc thêm...
 

STATIC AND AUTOMATIC LIFETIME

Static: For a variable static lifetime is, its memory never de-allocated until simulation ends. Automatic: For a variable Automatic lifetime is, it is stack storage of variable (for multiple entries to a task, function, or block,

Lần cập nhật cuối ( Thứ bảy, 18 Tháng 9 2021 13:39 ) Đọc thêm...
 

WEIGHTED DISTRIBUTION IN SYSTEM VERILOG

In constraint random verification, it may take a long time for a particular corner case to be generated which scenario we never thought. Sometimes even after running test-case regression for N number of time corner case may not be generated and you may see holes in functional coverage.

Lần cập nhật cuối ( Thứ bảy, 18 Tháng 9 2021 13:31 ) Đọc thêm...
 

GENERATE RANDC BEHAVIOR FROM RAND VARIABLE

It’s easy to get the first cycle of random numbers by pushing values on a list in post_randomize() and adding a constraint that keeps the values in the list excluded from the next solution.

Lần cập nhật cuối ( Thứ năm, 16 Tháng 9 2021 18:46 ) Đọc thêm...
 

TYPES OF COVERAGE METRICS

Coverage is used as a metric for evaluating the progress of a verification project. Coverage metric forms an important part of measuring progress in constrained random testbenches and also provides good feedback to the quality and effectiveness of constrained random testbenches. 

Lần cập nhật cuối ( Thứ năm, 16 Tháng 9 2021 18:43 ) Đọc thêm...
 

CLOCK MONITORS IN SOC VERIFICATION

Introduction: As technologies advance, we see increasingly complex SoCs in the market, SoCs that have various wireless modules, and processors that use new bus architectures to communicate with them. 

Lần cập nhật cuối ( Thứ năm, 16 Tháng 9 2021 18:37 ) Đọc thêm...
 

STATIC AND AUTOMATIC LIFETIME

Static: For a variable static lifetime is , its memory never de-allocated until simulation ends.

Automatic: For a variable Automatic lifetime is , it is stack storage of variable (for multiple entry to a task, function or block, it will have stack storage) 

Lần cập nhật cuối ( Thứ ba, 14 Tháng 9 2021 19:06 ) Đọc thêm...
 

RANDOMIZE() VS STD::RANDOMIZE()

The built-in class randomize method operates exclusively on class member variables. Using classes to model the data to be randomized is a powerful mechanism that enables the creation of generic, reusable objects containing random variables and constraints that can be later extended

Lần cập nhật cuối ( Thứ ba, 14 Tháng 9 2021 19:00 ) Đọc thêm...
 

HOW TO GENERATE AN ARRAY OF UNIQUE RANDOM VALUES

Now a days in many verification scenarios it require to create a set of random instructions or addresses with each unique values or we can say that no repeating values, usually represented as elements in a dynamic array. 

Lần cập nhật cuối ( Thứ ba, 14 Tháng 9 2021 18:52 ) Đọc thêm...
 

Verilog HDL Syntax And Semantics Part-VI

Example - wor

  1 module test_wor();

  2

Lần cập nhật cuối ( Chủ nhật, 12 Tháng 9 2021 17:56 ) Đọc thêm...
 

Verilog HDL Syntax And Semantics Part V

Hierarchical Identifiers

Hierarchical path names are based on the top module identifier followed by module instant identifiers, separated by periods.

Lần cập nhật cuối ( Chủ nhật, 12 Tháng 9 2021 17:52 ) Đọc thêm...
 

Verilog HDL Syntax And Semantics Part-IV

Port Connection Rules

  • Inputs : internally must always be of type net, externally the inputs can be connected to a variable of type reg or net.
  • Lần cập nhật cuối ( Chủ nhật, 12 Tháng 9 2021 17:39 ) Đọc thêm...
     

    Verilog HDL Syntax And Semantics Part-III

    Modules

  • Modules are the building blocks of Verilog designs
  • You create the design hierarchy by instantiating modules in other modules.
    Lần cập nhật cuối ( Thứ bảy, 11 Tháng 9 2021 14:06 ) Đọc thêm...
     
    Trang 1 của 107

    Các bài viết mới nhất

    CÁC BÀI VIẾT LIÊN QUAN

    Các bài viết xem nhiều nhất