Trung tâm đào tạo thiết kế vi mạch Semicon


  • ĐĂNG KÝ TÀI KHOẢN ĐỂ TRUY CẬP NHIỀU TÀI LIỆU HƠN!
  • Đăng ký
    *
    *
    *
    *
    *
    Fields marked with an asterisk (*) are required.
semi4_volunteering.jpg

Thế giới ASIC

SystemVerilog OOP – Part 1

Hello All!, I wanted to write for SystemVerilog category since a long time but UVM Testbench Architecture category contains so many interesting topics to write about that whenever I wanted I fall-in for the Testbench category.

Lần cập nhật cuối ( Thứ bảy, 31 Tháng 7 2021 19:09 ) Đọc thêm...
 

UVM Sequence Arbitration

Before explaining the Sequence Arbitration lets have a very quick Sequences recap – UVM Sequences are used to generate input stimulus for the Design Under Test i.e. DUT. Sequences are executed on a particular Sequencer which passes the generated Transactions to the connected Driver.

Lần cập nhật cuối ( Thứ năm, 29 Tháng 7 2021 15:17 ) Đọc thêm...
 

Interrupt Handling in UVM?

Interrupt handling is a well known feature of any SoC which usually comprises of CPU, Bus Fabric, several Controllers, Sub-Systems & many IP blocks as part of it. In some way or other Interrupts are used to act as the sideband signals of the Design/IP Blocks & most of time its not the part of main bus or control bus.

Lần cập nhật cuối ( Thứ năm, 29 Tháng 7 2021 15:11 ) Đọc thêm...
 

Application of Virtual Interface and uvm_config_db

How to connect the DUT to the UVM Testbench..??

In our traditional directed Testbench environments, all the components are “static” in nature & information (data/control) is also exchanged in the form

Lần cập nhật cuối ( Thứ ba, 27 Tháng 7 2021 16:20 ) Đọc thêm...
 

The way “UVM Hierarchical Sequences” works?

We discussed about “Sequences” in my previous post titled “UVM Sequences and Transactions Application“.  Here, we’ll talk about “Hierarchical Sequences“. Following are the questions most likely pops-up into our mind the moment we think about Hierarchical Sequences.

Lần cập nhật cuối ( Thứ ba, 27 Tháng 7 2021 16:11 ) Đọc thêm...
 

What is Coverage Metrics?

Hi Friends, in my previous Functional Coverage blog, I’ve shared high level idea & understanding about Coverage & types of Coverage i.e. Code Coverage & Functional Coverage with an example of Coverage data model i.e. cover groups.

Lần cập nhật cuối ( Chủ nhật, 25 Tháng 7 2021 15:21 ) Đọc thêm...
 

UVM Driver Use Models – Part 2

Hi! As we already know that UVM Driver plays a very significant role in interface protocol implementation since it deals with class based transaction or sequence items on one side and on the other side works at clock based signal/pin level activities.

Lần cập nhật cuối ( Chủ nhật, 25 Tháng 7 2021 15:14 ) Đọc thêm...
 

UVM Driver Use Models – Part 1

Since it is evident that Driver is a component in the UVM environment which deals with transaction or sequence item and transform it into pin level signal activities in temporal domain by following a particular protocol or use model & vice versa. 

Lần cập nhật cuối ( Chủ nhật, 25 Tháng 7 2021 15:01 ) Đọc thêm...
 

Deprecated Features in UVM 1.2

There are many features which are deprecated in latest UVM 1.2 standard. If you’re switching to use UVM 1.2 in your projects, its a MUST not to use following methods, variables, macros & parameters in your code & update

Lần cập nhật cuối ( Thứ năm, 22 Tháng 7 2021 13:06 ) Đọc thêm...
 

Introduction about Advanced Functional Verification

Electronic gadgets are an integral part of our day-to-day life. Lifeline of these gadgets/products are semiconductor IC/SoC/ASIC/FPGA which are mounted on the PCB (Printed Circuit Boards) & connected with each other to make the gadget operational.
Lần cập nhật cuối ( Thứ năm, 22 Tháng 7 2021 12:58 ) Đọc thêm...
 

TLM FIFO Implementation

As we have seen that TLM put() & TLM get() methods are blocking in nature. What does that mean? In fact, during put() and get() method execution, there is a single process running which passes the control from the port to the export & back again.

Lần cập nhật cuối ( Thứ năm, 22 Tháng 7 2021 12:48 ) Đọc thêm...
 

Basics about Assertions..??

Now a days Assertion Based Verification (ABV) is getting important place in the verification flows with lots of organizations. So its obvious to have the curiosity to understand about ABV. But first we need to understand, “What is an Assertion?”

Lần cập nhật cuối ( Thứ ba, 20 Tháng 7 2021 22:03 ) Đọc thêm...
 

What is Functional Coverage?

We listen now a days a keyword very frequently in Functional Verification i.e. “Functional Coverage“. In this post, we’ll try to understand ‘What is Functional Coverage’, its application and benefits.

Lần cập nhật cuối ( Thứ hai, 19 Tháng 7 2021 15:43 ) Đọc thêm...
 

SystemVerilog Parameterized Classes

A Parameter is a kind of a constant that represents a value change or a data type. The compiler evaluates Parameter expression as part of its elaboration and code generation phases before the Simulation starts.

Lần cập nhật cuối ( Thứ hai, 19 Tháng 7 2021 15:39 ) Đọc thêm...
 

How to handle Reset in UVM

One of the fundamental requirement in Electronic Design is to put the Design into a known state after the power is switched ON. This process of putting the Design into a known state is technically synchronized & achieved using a dedicated signal popularly called “Reset” signal.

Lần cập nhật cuối ( Thứ bảy, 17 Tháng 7 2021 20:05 ) Đọc thêm...
 

What is Emulation?

As we know that our chips now a days are loaded with large number of features hence the size of the designs are growing at a rapid pace. Modern SoC/ASICs are getting bigger & bigger in terms of gate counts as well as supported features. 

Lần cập nhật cuối ( Thứ bảy, 17 Tháng 7 2021 20:01 ) Đọc thêm...
 
Trang 8 của 109

Các bài viết mới nhất

CÁC BÀI VIẾT LIÊN QUAN

Các bài viết xem nhiều nhất