Lập trình I/O trên thẻ nhớ
Thứ sáu, 19 Tháng 6 2015 20:58
 Hiện nay, hệ thống file FAT (DOS) được lấy làm chuẩn định dạng cho thẻ nhớ flash. Bạn có thể dùng một con vi điều khiển để đọc và ghi file trên một thẻ nhớ SD hay MMC với hệ thống FAT.
Đọc thêm...
Thiết Kế Verilog cho UART Model!
Thứ sáu, 19 Tháng 6 2015 20:15
 A universal asynchronous receiver/transmitter (usually abbreviated UART and pronounced /ˈjuːɑrt/) is a type of "asynchronous receiver/transmitter", a
Đọc thêm...
Tìm hiểu về vi diều khiển?
Thứ sáu, 19 Tháng 6 2015 19:52
![Kết quả hình ảnh cho hinh anh vi dieu khien]](https://encrypted-tbn0.gstatic.com/images?q=tbn:ANd9GcRW4IJ2u092VaWQTRocYW0iKg-o9E9Phh5h0Gph8cYO3CtdDQsU9w) Vi điều khiển là một máy tính được tích hợp trên một chíp, nó thường được sử dụng để điều khiển các thiết bị điện tử. Vi điều khiển, thực chất, là một
Đọc thêm...
Verilog căn bản: bài 11: Finite State Machine - Thiết kế máy trạng thái
Thứ tư, 17 Tháng 6 2015 19:24
![[IMG]](https://lh4.googleusercontent.com/-We2LI1nSHeA/VRYpizC7wgI/AAAAAAAACEs/dMfw7YUW57s/w1364-h693-no/4.png) 1. Giới thiệu.- Về cơ bản một FSM bao gồm các mạch tổ hợp, tuần tự và đầu ra tổ hợp. Mạch tổ hợp được sử dụng để quyết định các trạng thái tiếp theo của FSM, mạch tuần tự được sử dụng để lưu trữ các trạng thái hiện tại của FSM. Mạch tổ hợp đầu ra: xác định tín hiệu ra của máy trạng thái phụ thuộc vào trạng thái hiện tại và tín hiệu đầu vào.
Lần cập nhật cuối ( Thứ tư, 17 Tháng 6 2015 19:42 )
Đọc thêm...
Thiết Kế Verilog cho Verilog - Bộ nhớ định địa chỉ và dữ liệu
Thứ ba, 16 Tháng 6 2015 17:45
Content-addressable memory (CAM) is a special typeof computer memory used in certain very high speed searching applications.
Đọc thêm...
Verilog căn bản: Bài 9: Cấu trúc always và initial
Thứ ba, 16 Tháng 6 2015 13:52
1, Giới thiệu Ở các bài trước nhiều lần mình có nhắc khối always, initial. Vậy khối always là gì, cấu trúc và cú pháp như thế nào sẽ đực giới thiệu ở bài này. Như một bài toán ta luôn có một khối chính cho cả chương
Đọc thêm...
Verilog căn bản: Bài 8: Khối thủ tục begin-end và fork-join
Thứ bảy, 13 Tháng 6 2015 16:22
![[IMG]](https://lh5.googleusercontent.com/-5-X3xWmtKXM/VMthoPnyzAI/AAAAAAAACCw/OAwJ3gVrQYo/w714-h860-no/ki4.png) 1,Giới thiệu. - Hai khối begin-end and fork-join được sử dụng để kết hợp một nhóm các câu lệnh thành một khối duy nhất.Có hai khối thủ tục cơ bản sau: -- Khối tuần tự, hay còn được gọi là khối begin-end
Đọc thêm...
Thiết Kế Verilog về PARITY
Thứ bảy, 13 Tháng 6 2015 11:56
Một bit chẵn lẻ là một bit mà được thêm vào để đảm bảo rằng số lượng bit có giá trị nhất trong một bộ các bit là ngay cả hoặc lẻ . Parity bits are used as the simplest form of error detecting code . bit chẵn lẻ được sử dụng như là hình thức đơn giản nhất của lỗi phát hiện mã .
Đọc thêm...
Tìm hiểu RISC là gì?
Thứ bảy, 13 Tháng 6 2015 11:46
Quản trị viên
 RISC (viết tắt của Reduced Instructions Set Computer - Máy tính với tập lệnh đơn giản hóa) là một phương pháp thiết kế các bộ vi xử lý (VXL) theo hướng đơn giản hóa tập lệnh, trong đó thời gian thực thi tất cả các lênh đều như nhau. Hiện nay các bộ vi xử lý RISC phổ biến là ARM, SuperH, MIPS, SPARC, DEC Alpha, PA-RISC, PIC, và PowerPC...
Verilog căn bản: Bài 7: Các loại phép gán trong verilog
Thứ bảy, 13 Tháng 6 2015 10:35
![[IMG]](https://lh3.googleusercontent.com/-MlvbqoHfG8s/VMsKClLhoII/AAAAAAAACCM/30WFTgmlSR8/w1347-h860-no/6.png)
*Trong Verilog có hai loại phép gán cơ bản đó là: phép gán liên tục và phép gán thủ tục.Hôm nay mình sẽ giới thiệu phép gán liên tục trước bài sau mình sẽ nói về phép gán thủ tục.
Lần cập nhật cuối ( Thứ bảy, 13 Tháng 6 2015 22:03 )
Đọc thêm...
Verilog căn bản: bài 5: Cấu trúc module
Thứ bảy, 13 Tháng 6 2015 09:11
![[IMG]](https://lh6.googleusercontent.com/GEASXhoBlaFNviKfPqNl3cXHYsHcGfq8EmyoAdqS0lE=w678-h714-no) 1, Giới thiệu -- Khác với các ngôn ngữ lập trình C,C++… Verilog được cấu trúc từ các module giống như một chương trình chính (chương trình main) trong C,C++….một module tương đương với 1 block (1 khối chức năng) trong thiết kế. Giống như C, từ hàm main ta có thể tạo ra nhiều hàm con khác thì Verilog cũng vậy, một module chính (top module) có thể được tạo từ các module con khác.
Đọc thêm...
Verilog căn bản: bài 3: Quy ước về từ khóa
Thứ sáu, 12 Tháng 6 2015 21:02
 1, Khoảng trắng
-- Khoảng trắng trong Verilog là những kí tự đặc biệt gồm có: kí tự dấu cách (Space), kí tự tab (Tab) và kí tự xuống dòng (Enter). Những kí tự này sẽ được bỏ qua khi bạn lập trình. Tuy nhiên, kí tự khoảng trắng và kí tự tab trong xâu không bị bỏ qua.
Đọc thêm...
Verilog căn bản: Bài 2: Toán tử trong Verilog
Thứ sáu, 12 Tháng 6 2015 14:13
I,Giới thiệu
--Toán tử trong Verilog không khác trong C là mấy. Nên nếu không hiểu phần nào các bạn có thể xem phần giải thích toán tử trong C để hiểu rõ hơn.
Lần cập nhật cuối ( Thứ sáu, 12 Tháng 6 2015 14:30 )
Đọc thêm...
Verilog căn bản: Bài 1: Kiểu dữ liệu trong Verilog
Thứ sáu, 12 Tháng 6 2015 13:45
I, Giới thiệu
- Verilog chỉ hỗ trợ những loại dữ liệu đã được định nghĩa trước. Những loại dữ liệu này bao gồm dữ liệu bit, mảng bit, vùng nhớ, số nguyên, số thực, sự kiện, và độ mạnh của dữ liệu. Những loại này định nghĩa trong phần lớn mô tả của Verilog.
Lần cập nhật cuối ( Thứ sáu, 12 Tháng 6 2015 14:00 )
Đọc thêm...
Hệ thống nhúng là gì?
Thứ năm, 11 Tháng 6 2015 19:22
![[IMG]](http://media.thanhnt.com/2014/10/Embbeded-systems.png) 1. Khái niệm về hệ thống nhúngHệ thống nhúng là một hệ thống được tích hợp cả phần cứng và phần mềm phục vụ cho các bài toán chuyên dụng trong nhiều lĩnh vực công nghiệp, tự động hóa điều khiển, quan trắc và truyền thông.
Đọc thêm...
|
|
